FPGA工程师招聘面试题和笔试题9套
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部分内容节选:

广电运通面试题(FPGA)

1. 在时序约束设计中,造成时序设计不匹配的主要原因有哪些?


2. 逻辑级设计过多会给设计带来什么影响?应该怎么样处理?



一个FPGA工程,设计完成以后对其中的少数部分代码进行修改重新执行踪合,布线,
、、、、

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